2 奈米後的關鍵轉折
台積電雖在 FinFET 時代領先，但進入 GAA 與 BSPDN 是產業重新洗牌的契機。Intel 與三星正試圖透過新架構縮小差距，台積電能否維持優勢取決於對這兩項新技術的駕馭。
這部在講什麼知識講解
深入解析半導體邁入 2 奈米製程後，決定勝負的關鍵技術「晶背供電網路 (BSPDN)」之原理，並比較台積電、Intel 與三星在技術路徑上的差異與優劣。
適合誰對半導體先進製程及硬體產業趨勢感興趣的人。
關鍵概念BSPDN 的三種實作方式、台積電與 Intel 的技術策略差異、未來五年的晶片發展路線圖。
最值得看21:18 解析台積電與三星採用的「直接背面接點」技術之極限挑戰。
概念地圖
概念與關係意義優先，時間戳用來導航
解決正面空間困局
隨著電晶體微縮，晶片正面有限的空間難以同時容納密集的訊號線與粗大的電源線。將電源線移至背面，能騰出正面空間給更多訊號線，這不僅是空間重整，更是緩解線寬過細導致的物理瓶頸。
供電效率雙重提升
晶背供電能將電流穿透層數從 15 層縮短至 5 層以下，大幅降低能量損耗與熱能產生。研究顯示，這種架構在高效能運算設計中，能提升大約 15-20% 的功耗效率，對資料中心晶片至關重要。
邏輯單元微縮突破
傳統標準單元高度受限於正面電源軌道，大約為 6T；導入晶背供電後，可將高度縮減至 5T 甚至更短。這能讓晶片在不縮小電晶體本身的情況下增加 15% 密度，避免過度依賴昂貴且困難的微影微縮。
埋入式供電軌道 BPR
這是最初級的晶背方案，將電源軌埋入電晶體下方，但缺點是必須在電晶體製程的前段就引入金屬材料。這存在極高的交叉污染風險，打破了晶圓廠「前段不進金屬」的傳統鐵律，目前並非主流廠首選。
Intel 的 PowerVia 方案
Intel 選用電源金屬柱方案，在電晶體接點完成後才製作金屬柱，完美避開前段金屬污染風險。雖然其縮放效果略遜於台積電，但具備自對準特性且製程較簡單，是 Intel 宣稱能提早超車的王牌。
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台積電的 DBC 方案
直接背面接點 (DBC) 是微縮效果最強的方案，電源直接從電晶體正下方匯入。雖然這能將空間利用最大化，但對疊對精度要求極高（需小於 5 奈米），必須使用高成本的多重曝光或 EUV 才能達成。
未來晶背功能擴張
未來晶背將不只限於供電，還會整合時脈傳輸與 MIM 電容器等元件。預期在 1.4 奈米製程後，晶片將轉化為真正的「雙面結構」，晶背製程的複雜度與良率將直接決定晶圓代工廠的獲利能力。
四大晶圓廠競賽圖
Intel 預計在 18A 節點領先一年推出晶背供電，而台積電則選在 A16 製程於 2026 年實裝。儘管各家命名不同，但真正的勝負在於誰能在維持電晶體密度的同時，搞定最難的晶背對準與薄化製程。
延伸思考摘要王的延伸觀點
影片中提到晶背供電是為了解決導線變細後電阻呈「指數級上升」的問題，這凸顯了當前半導體微縮的困局：瓶頸早已不在電晶體開關本身，而在於如何「餵飽」這些開關。當傳統摩爾定律在二維空間撞牆時，BSPDN 實質上是開啟了晶片設計的「垂直戰場」，將供電與訊號徹底分層。
台積電選擇難度最高的 DBC 技術，而 Intel 選擇較穩健的 PowerVia，背後反映的是兩套截然不同的戰略思維。Intel 正處於追趕者位置，急需一個能較快量產且風險較低的技術標籤來重拾客戶信心；而台積電則傾向在掌握度更高後，直接攻佔效能上限最高的技術。
這種技術取捨引發一個值得思考的問題：未來 AI 晶片的算力競爭，是否會從追求電晶體數量轉向追求「熱管理」與「供電效率」？當晶片變成雙面結構，散熱路徑將更加複雜，這種立體化的代價是否會讓先進製程的成本溢價高到只有少數 AI 巨頭玩得起？
生成於 1 小時前
檢舉
早期觀眾反應
整理 6 則有效留言信心 低觀眾對本集技術解析給予高度肯定，並針對台積電與三星的製程效能差異提出技術性討論。
觀眾針對三星與台積電在特定晶片製程上的主頻與效能表現差異提出疑問，並與小米手機製程進行對比。
部分觀眾對講者過往的技術預測準確度表示質疑，認為其分析存在誤導成分。
目前僅整理 6 則有效留言，反應仍可能改變。