晶背供電 (BSPDN) 縮放效益
傳統電路電源訊號擠在正面造成「走線塞車」，將電源移至晶圓背面可讓邏輯單元高度從 6T 縮小至 5T，在不縮小特徵尺寸下直接提升電晶體密度。
這部在講什麼知識講解
深入解析半導體先進製程邁向 2 奈米以下的核心技術——「晶背供電網路 (BSPDN)」，並對比台積電、三星、Intel 與 Rapidus 在此領域的技術方案與量產時程。
適合誰科技產業投資人、半導體工程師及硬體愛好者。
關鍵概念理解 BSPDN 與 GAAFET 的運作原理、全球四大晶圓代工廠的競爭現況、未來 2 奈米至 1.6 奈米的製程路徑。
最值得看01:15 晶背供電網路 (BSPDN) 解決供電與訊號塞車問題的核心邏輯。
概念地圖
概念與關係意義優先，時間戳用來導航
三種 BSPDN 技術方案對比
埋入式電源軌 (BPR) 縮放效果普通但風險低；Intel 採用的 PowerVia 難度中等；台積電與三星選擇的「直接背面接點 (DBC)」縮放效益最大，但製造難度最高。
Intel 18A 的進度與侷限
Intel 雖然在 2025 年量產的 18A 領先導入 PowerVia，但其電晶體密度僅相當於台積電的 3 奈米製程，製程技術仍有一段差距。
台積電 A16 的領先優勢
台積電預計於 2026 年導入含晶背供電的 A16 製程，相較 N2P 性能提升並顯著降低功耗（最高達 20%），量產時程與密度布局目前最為穩健。
三星 SF2Z 與 2D 材料預測
三星規劃 2027 年導入 BSPDN 技術（SF2Z），並預測在 1.4 奈米（SF1.4）可能提前使用二硫化鉬 (MoS2) 等 2D 半導體材料製作電子通道。
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追蹤 2025 年台積電 2 奈米 (N2) 的試產數據，以及 2026 年 A16 製程在 AI 高效能運算 (HPC) 晶片上的首波導入廠商清單。需要留意：台積電與三星採用的 DBC 技術對「晶圓鍵合」後的對位精度要求極高，誤差若超過 5 奈米將導致電路失效，這將是量產良率的最大不確定因素。
生成於 2026-07-11
檢舉
觀眾怎麼看
整理 31 則有效留言信心 高觀眾高度關注台積電在先進製程的領先地位，並針對晶背供電技術與未來散熱挑戰展開熱烈討論。
多數觀眾認同台積電憑藉龐大客戶群、穩定的量產良率與堅強團隊，在先進製程領域保持領先。
觀眾指出影片中將 Cobalt 翻譯為鎢有誤，正確應為鈷，並感謝即時更正。
觀眾對晶背供電的電晶體結構繞路原因感到好奇，並擔憂先進製程帶來的極端散熱問題。
部分觀眾對台積電能否持續領先持保留態度，並針對各國技術封鎖與競爭對手動向有不同看法。
有觀眾補充提到晶背供電技術與未來載板玻璃化趨勢，以及微液冷散熱技術的重要性。
留言內容包含極端立場與未經證實的觀點，僅反映部分觀眾意見。